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Journal of Electronic Testing
Erschienen in: Journal of Electronic Testing 3/2015

01.06.2015

A New Approach to Model the Effect of Topology on Testing Using Boundary Scan

verfasst von: Farnaz Fotovatikhah, Bahareh Naraghi, Fatemeh Tavakoli, Mahdiar Ghadiry

Erschienen in: Journal of Electronic Testing | Ausgabe 3/2015

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Abstract

In this paper, a new analytical approach is presented to study the effect of commonly used topologies on the energy consumption and delay of on chip network (NOC) testing using IEEE 1149.1 standard. Here, first we model the energy of each module in JTAG standard, and then using test access port (TAP) controller state diagram and test algorithm, the totoal energy based on each topology is calculated. In addition, the number of clocks is calculated and together with the propagation delay of basic gates, the test time is modelled and calculated. Using the results we can choose the least energy-consuming and fastet topology in terms of testing. The modelling is verified using FPGA implementation.
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Metadaten
Titel
A New Approach to Model the Effect of Topology on Testing Using Boundary Scan
verfasst von
Farnaz Fotovatikhah
Bahareh Naraghi
Fatemeh Tavakoli
Mahdiar Ghadiry
Publikationsdatum
01.06.2015
Verlag
Springer US
Erschienen in
Journal of Electronic Testing / Ausgabe 3/2015
Print ISSN: 0923-8174
Elektronische ISSN: 1573-0727
DOI
https://doi.org/10.1007/s10836-015-5530-8

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