A Unified Synthesis Framework for Dataflow Accelerators Through Multi-level Software and Hardware Intermediate Representations

In diesem Kapitel wird ein einheitlicher Syntheserahmen für Datenflussbeschleuniger eingeführt, der die Herausforderungen durch das Ende von Moores Gesetz und die Beschränkungen von Universalprozessoren anspricht. Das Framework nutzt mehrstufige Software- und Hardware-Zwischendarstellungen, um die Leistung zu optimieren und Entwicklungszyklen zu reduzieren. Schlüsselthemen sind die Komplexität des Aufbaus von Datenflussbeschleunigern, die Beschränkungen bestehender Syntheseansätze und die Fähigkeit des vorgeschlagenen Rahmenwerks, Software- und Hardwaredomänen zu überbrücken. Der fortschreitende Senkungsprozess des Frameworks vom Datenflussdiagramm zur Hardwarebeschreibung ermöglicht die Integration detaillierter Hardwareinformationen in Software-Mapping-Strategien. Experimentelle Ergebnisse zeigen signifikante Verbesserungen bei der Leistung und Simulationsbeschleunigung, was die Effektivität des Frameworks bei der Synthese von Datenflussbeschleunigern für verschiedene Kerne unterstreicht. In diesem Kapitel werden auch die Simulationsfähigkeiten des Rahmenwerks auf verschiedenen Abstraktionsebenen diskutiert, wodurch ein Zielkonflikt zwischen Geschwindigkeit und Genauigkeit entsteht. Insgesamt bietet das Rahmenwerk eine umfassende Lösung zur Steigerung der Produktivität und strategischen Flexibilität bei der Synthese von Datenflussbeschleunigern.