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2008 | OriginalPaper | Buchkapitel

Advances in Automated Source-Level Debugging of Verilog Designs

verfasst von : Bernhard Peischl, Naveed Riaz, Franz Wotawa

Erschienen in: New Challenges in Applied Intelligence Technologies

Verlag: Springer Berlin Heidelberg

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Developing models for fault localization in HDL designs has been an active research area in recent years. Whereas research on circuit verification is typically conducted on Verilog programs, research on fault localization has recently focused on the VHDL domain. The research presented herein focuses on fault localization models for Verilog designs and thus promotes the investigation of the relationships between models for property verification and fault localization. Primarily we focus on two novel contributions. First, this article points out notable semantic differences between VHDL and Verilog models and discusses its implications for fault localizations. Secondly, we advance existing work by incorporating multiple testcases and provide first empirical results obtained from the the ISCAS 89 benchmarks indicating our novel technique’s applicability for real world designs.

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Metadaten
Titel
Advances in Automated Source-Level Debugging of Verilog Designs
verfasst von
Bernhard Peischl
Naveed Riaz
Franz Wotawa
Copyright-Jahr
2008
Verlag
Springer Berlin Heidelberg
DOI
https://doi.org/10.1007/978-3-540-79355-7_35

    Marktübersichten

    Die im Laufe eines Jahres in der „adhäsion“ veröffentlichten Marktübersichten helfen Anwendern verschiedenster Branchen, sich einen gezielten Überblick über Lieferantenangebote zu verschaffen.