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Erschienen in:
Timing Closure for Multi-Million-Gate Integrated Circuits Kapitel lesen Erstes Kapitel lesen

2013 | OriginalPaper | Buchkapitel

3. Buffer Insertion During Timing-Driven Placement

verfasst von : David A. Papa, Igor L. Markov

Erschienen in: Multi-Objective Optimization in Physical Synthesis of Integrated Circuits

Verlag: Springer New York

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Abstract

Physical synthesis tools are responsible for achieving timing closure. Starting with 130 nm designs, multiple cycles are required to cross the chip, making latch placement critical to success. We present a new physical synthesis optimization for latch placement called Rip up and move boxes with linear evaluation (RUMBLE) that uses a linear timing model to optimize timing by simultaneously re-placing multiple gates. RUMBLE runs incrementally and in conjunction with static timing analysis to improve the timing for critical paths that have already been optimized by placement, gate sizing, and buffering.

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Fußnoten
1
The nets in each scenario could include buffers without changing the trends discussed.
 
2
Variations on this theme, such as metrics that incorporate the degree of neighbors’ criticality [13, 20] and the size of the subcircuit bounding box are also possible.
 
3
To improve runtime, one can limit the depth of these cones to a reasonably small constant, as opposed to the exhaustive expansion in [11].
 
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Metadaten
Titel
Buffer Insertion During Timing-Driven Placement
verfasst von
David A. Papa
Igor L. Markov
Copyright-Jahr
2013
Verlag
Springer New York
Buch
Multi-Objective Optimization in Physical Synthesis of Integrated Circuits

Print ISBN: 978-1-4614-1355-4

Electronic ISBN: 978-1-4614-1356-1

Copyright-Jahr: 2013

DOI
https://doi.org/10.1007/978-1-4614-1356-1_3

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    Bildnachweise