Design of Low Power and High-Speed CMOS Phase Frequency Detector for a PLL

Hochleistungs-Phasenfrequenzdetektor (PFD) ist ein integraler Bestandteil der Hochgeschwindigkeits-Phase-Lock-Schleife (PLL), und ihre Eigenschaften haben einen großen Einfluss auf die Leistung des PLL-Systems. Die Forderung nach Verringerung der Verlustleistung im CMOS-Design ist eine große Herausforderung bei der Optimierung des Stromverbrauchs der Schaltung. In diesem Beitrag wurde das Konzept der Low-Power-Techniken, nämlich Stacking und Body-Bias, für die Implementierung des vorgeschlagenen CMOS-PFD für Hochfrequenzanwendungen genutzt. Alle Ergebnisse im Zusammenhang mit den vorgeschlagenen Designs wurden mittels TSMC 0,18 µm CMOS-Prozess erzielt. Das vorgeschlagene PFD-Design zeigt eine bemerkenswerte Reduzierung der Verlustleistung auf 172.670 pW, die deutlich niedriger ist als die konventionelle PFD. Simulationsergebnisse zeigen auch, dass das vorgeschlagene Design eine breitere Betriebsfrequenz von 1 GHz aufweist, was es zu einer geeigneten Schaltung für Hochleistungs-PLL-Systeme macht.