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Erschienen in:
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2022 | OriginalPaper | Buchkapitel

1. Einführung

verfasst von : Vladimir Herdt, Daniel Große, Rolf Drechsler

Erschienen in: Verbessertes virtuelles Prototyping

Verlag: Springer International Publishing

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Zusammenfassung

Virtuelle Prototypen (VPs) spielen eine sehr wichtige Rolle bei der Bewältigung der steigenden Komplexität im Entwurfsablauf von eingebetteten Geräten. Ein VP ist im Wesentlichen ein ausführbares abstraktes Modell der gesamten Hardware (HW) Plattform und wird überwiegend in SystemC TLM (Transaction Level Modeling) erstellt. Im Gegensatz zu einem traditionellen Entwurfsablauf, bei dem zuerst die HW und dann die Software (SW) entwickelt wird, ermöglicht ein VP-basierter Entwurfsablauf die parallele Entwicklung von HW und SW, indem der VP für die frühe SW-Entwicklung und als Referenzmodell für die nachfolgenden Entwurfsablaufschritte genutzt wird. Dieser moderne VP-basierte Entwurfsablauf hat jedoch immer noch Schwächen, insbesondere aufgrund des erheblichen manuellen Aufwands für die Verifizierung und Analyse sowie für Modellierungsaufgaben, der sowohl zeitaufwändig als auch fehleranfällig ist. In diesem Kapitel wird der VP-basierte Entwurfsablauf detaillierter vorgestellt und die wichtigsten Beiträge des Buches, die den VP-basierten Entwurfsablauf stark verbessern, werden vorgestellt.

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Nächstes Kapitel Präliminarien
Fußnoten
1
Im Wesentlichen handelt es sich bei SystemC um eine C++-Klassenbibliothek, die einen ereignisgesteuerten Simulationskern enthält und grundlegende Bausteine zur Erleichterung der Entwicklung von VPs bereitstellt, während TLM die Beschreibung der Kommunikation in Form von abstrakten Transaktionen ermöglicht. Weitere Einzelheiten zu SystemC TLM werden später in den Vorbemerkungen in Abschn. 2.​1 beschrieben.
 
2
Es ist jedoch zu beachten, dass aufgrund der Komplexität der VP-Verifizierung und des erheblichen manuellen Aufwands zu Beginn nur eine vorläufige VP-Verifizierung durchgeführt wird und die VP-Verifizierung in der Regel ein laufender Prozess neben der SW- und HW-Entwicklung ist. Daher sind Verbesserungen im Bereich der VP-Verifikation sehr wichtig, um die Ausbreitung von Fehlern und damit kostspielige Iterationen zu vermeiden.
 
Literatur
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219.
A. Waterman, K. Asanović, The RISC-V Instruction Set Manual. Privileged architecture (SiFive Inc. and CS Division/EECS Department, University of California, Berkeley, 2019)
Metadaten
Titel
Einführung
verfasst von
Vladimir Herdt
Daniel Große
Rolf Drechsler
Copyright-Jahr
2022
Buch
Verbessertes virtuelles Prototyping

Print ISBN: 978-3-031-18173-3

Electronic ISBN: 978-3-031-18174-0

Copyright-Jahr: 2022

DOI
https://doi.org/10.1007/978-3-031-18174-0_1

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    Bildnachweise