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01.02.2013 | Ausgabe 1/2013

Journal of Electronic Testing 1/2013

Eliminating the Timing Penalty of Scan

Zeitschrift:
Journal of Electronic Testing > Ausgabe 1/2013
Autoren:
Ozgur Sinanoglu, Vishwani D. Agrawal
Wichtige Hinweise
Responsible Editor: L. M. Bolzani Pöhls
Parts of this work have been presented in 2012 at 25th International Conference on VLSI Design [34] and 13th IEEE Latin American Test Workshop [35].

Abstract

Stringent performance requirements magnify the performance degradation impact of Design-for-Testability (DfT) techniques. As more aggressive performance optimizations are being employed, resulting in high-performance designs with reduced logic depth, the impact of scan multiplexers is becoming even more magnified. In this work, we propose a pair of scan cell transformation techniques that transfers the scan multiplexer delay from the input of the flip-flop to its output, enabling the removal of the scan multiplexer delay off the critical paths. The first technique is an ad-hoc technique, while the second one is the retiming technique applied on the scan logic. The proposed transformation techniques retain the test development (test data, quality, etc.) and application (test time, power dissipation, etc.) intact, fully complying with the conventional design and test flow. Experimental results justify the efficacy of the proposed techniques in eliminating the performance penalty of scan in a cost-effective way and thus enhancing the functional speed of integrated circuits.

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