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2023 | OriginalPaper | Chapter

7. Layoutmaßnahmen zur Verbesserung der Zuverlässigkeit

Authors : Jens Lienig, Jürgen Scheible

Published in: Grundlagen des Layoutentwurfs elektronischer Schaltungen

Publisher: Springer International Publishing

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Zusammenfassung

Dieses abschließende Kapitel fasst die Möglichkeiten eines Layoutentwerfers zusammen, die Zuverlässigkeit von Schaltungen zu verbessern. Wir beginnen mit der Darstellung von Zuverlässigkeitsproblemen, die zu vorübergehenden Fehlfunktionen von Schaltungen führen können. In diesem Zusammenhang diskutieren wir parasitäre Effekte im Silizium (Abschn. 7.1), an der Oberfläche (Abschn. 7.2) und in den Verbindungsschichten (Abschn. 7.3). Unser Hauptziel ist es zu zeigen, wie diese Effekte durch geeignete Layoutmaßnahmen unterdrückt werden können. Danach erörtern wir die wachsende Herausforderung, ICs vor irreversiblen Schäden zu bewahren. Dies erfordert die Untersuchung von Überspannungsereignissen (Abschn. 7.4) und Migrationsprozessen, wie Elektro-, Thermo- und Stressmigration (Abschn. 7.5). Auch hier präsentieren wir nicht nur die physikalischen Hintergründe dieser Schäden, sondern stellen auch geeignete Gegenmaßnahmen vor.

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previous chapter Besonderheiten des Layoutentwurfs analoger integrierter Schaltungen

Eine Ausnahme hiervon ist der sogenannte Substrat-PNP-Transistor, dessen Kollektor durch das Substrat gebildet wird. Sein Gebrauch sollte wegen des beschriebenen Effekts aber möglichst vermieden werden. Als weiterführende Lektüre empfehlen wir [1].

In BCD-Prozessen für Leistungselektronik arbeitet man auch mit zwei schwach dotierten Epi-Schichten und ordnet dazwischen den n-buried Layer an, um damit die Durchbruchspannung des NPN-Kollektors gegen Masse zu erhöhen (vgl. Kap. 6, Abschn. 6.2.2). Wir haben im Beispiel in Abb. 7.2 der Einfachheit halber hierauf verzichtet.

Insbesondere in Mixed-Signal-Schaltungen hat die Problematik des Ground bounce noch weitere Aspekte, die wir hier nicht behandeln. Wir empfehlen hierzu [2].

Smart-Power-Chips in der Automobilelektronik haben eine Spannungsfähigkeit von typisch 60 V. Für andere Anwendungen gibt es BCD-Chips (Bipolar-CMOS-DMOS), die bei über 100 V arbeiten.

Der Begriff „heißes Elektron“ bezieht sich auf die „effektive Temperatur“, die zur Modellierung der Ladungsträgerdichte verwendet wird. Dies hat nichts mit der Temperatur des Siliziummaterials zu tun. Bei heißen Elektronen übersteigt die Driftgeschwindigkeit die durch thermische Bewegung verursachte Geschwindigkeit.

Ein „Belag“ ist die jeweilige physikalische Größe bezogen auf die Leiterlänge, z. B. Ω/m.

Die Wirkung des parasitären RC-Belags einer Leitung ist aus der Perspektive des Analogdesigners eine Signalverzerrung. Aus Sicht des Digitaldesigners ist es eine Signalverzögerung, da in der Digitaltechnik nur interessiert, wann ein Ereignis (Wechsel des Signalpegels zwischen 0 und 1) am Ziel ankommt.

In [5] werden tatsächlich nur vier dieser Modi eingeführt. Wir erweitern diese um die PP- und NP-Modi.

Hierzu ein Praxistipp: Da ESD-Schutzschaltungen normalerweise Teil der Pad-Zellen aus der Bibliothek sind, muss man eine solche Änderung in einer lokalen Kopie der Pad-Zelle vornehmen, um zu verhindern, dass andere Instanzen dieser Zelle unbeabsichtigt geändert werden.

Während das Black-Modell die EM-Robustheit eines einzelnen Leiterbahnsegments berechnet, ermitteln das Korhonen-Modell und seine nachfolgenden Erweiterungen (z. B. von Chatterjee et al. [12]) den Materialfluss in allen Zweigen eines Netzes, die sich innerhalb einer Metallisierungsschicht befinden.

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Title: Layoutmaßnahmen zur Verbesserung der Zuverlässigkeit
Authors: Jens Lienig
Jürgen Scheible
Publisher: Springer International Publishing
Book: Grundlagen des Layoutentwurfs elektronischer Schaltungen
Print ISBN: 978-3-031-15767-7

Electronic ISBN: 978-3-031-15768-4

Copyright Year: 2023
DOI: https://doi.org/10.1007/978-3-031-15768-4_7