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2015 | OriginalPaper | Chapter

4. Top-Level Design

Authors : Khaled Khalaf, Vojkan Vidojkovic, Piet Wambacq, John R. Long

Published in: Data Transmission at Millimeter Waves

Publisher: Springer Berlin Heidelberg

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Abstract

After all the front-end circuit blocks are discussed, the top-level schematic design is going to be presented in this chapter. The circuit performance after putting blocks together is expected to differ from the performance of the blocks separately. This is due to the effect of actual loading of one block by another, as compared to the expected loading while dealing with each section alone.

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Literature
1.
go back to reference Chan WL, Long JR, Spirito M, Pekarik JJ (2009) A 60 GHz band 1 V 11.5 dBm power amplifier with 11 % PAE in 65 nm CMOS. In: IEEE ISSCC Digest of Technical Papers, pp. 380–381a Chan WL, Long JR, Spirito M, Pekarik JJ (2009) A 60 GHz band 1 V 11.5 dBm power amplifier with 11 % PAE in 65 nm CMOS. In: IEEE ISSCC Digest of Technical Papers, pp. 380–381a
Metadata
Title
Top-Level Design
Authors
Khaled Khalaf
Vojkan Vidojkovic
Piet Wambacq
John R. Long
Copyright Year
2015
Publisher
Springer Berlin Heidelberg
DOI
https://doi.org/10.1007/978-3-662-46938-5_4