Exploring and optimizing partitioning of large designs for multi-FPGA based prototyping platforms

In letzter Zeit sind Multi-FPGA-Plattformen eine beliebte Wahl für komplexe digitale Prototypen. Dies liegt an einzigartigen Vorteilen wie hohen Frequenzen und realen Testerfahrungen, die im Vergleich zu anderen Prä-Silizium-Testtechniken angeboten werden. Eine von mehreren Herausforderungen, vor denen Multi-FPGA-Prototyping steht, ist jedoch die Anforderung eines effizienten Backend-Flow. Partitionierung ist ein zentraler Bestandteil des Backend-Flow von Multi-FPGA-Systemen und beeinflusst direkt die Qualität des endgültigen Prototypen-Designs. In dieser Arbeit untersuchen wir zwei unterschiedliche Partitionierungsansätze: Der eine ist mehrstufig, während der andere hierarchische Partitionierungsansatz ist. Zum Experimentieren verwenden wir eine Reihe von vierzehn großen Benchmarks. Experimentelle Ergebnisse zeigen, dass der Multi-Level-Ansatz 12,5% bessere Frequenzergebnisse für Mono-Cluster-Benchmarks liefert, während der hierarchische Ansatz 13% bessere Ergebnisse für Multi-Cluster-Benchmarks liefert. Darüber hinaus erfordert der hierarchische Ansatz im Durchschnitt 60% weniger Ausführungszeit im Vergleich zum Multi-Level-Ansatz.