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Erschienen in:
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2015 | OriginalPaper | Buchkapitel

4. Flip-Flop Optimized Design

verfasst von : Massimo Alioto, Elio Consoli, Gaetano Palumbo

Erschienen in: Flip-Flop Design in Nanometer CMOS

Verlag: Springer International Publishing

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Abstract

In this chapter, a general and complete transistor-level design flow for nanometer FFs is presented. The proposed design methodology allows to optimize these circuits under constraints within the energy-delay space through extensive adoption of the Logical Effort method.

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Fußnoten
1
Remember, however, that all transistor sizes affect the energy consumption.
 
2
Usually, gated keepers have l keeper  = 1, since they are disabled during the charge/discharge of the internal nodes and hence do not determine current contention with other transistors.
 
3
In Implicit-Explicit Pulsed FFs, the transparency window is the time period when the FF is transparent to the data input [114] (see Chap. 3).
 
4
The choice is that of setting the transparency window equal to the whole D–Q delay, which can be analytically estimated as a function of the IDVs by using the LE method for each set of IDVs values.
 
5
In the case of Fig. 4.12, the delay from D to O diminishes by decreasing the interarrival time between D and CK up to reaching a constant minimum. Conversely, in a whole TGMS FF the delay increased after having reached the minimum, since a too small D to CK interarrival time means that the input is not well captured (or not captured at all) before TG in the Master is disabled.
 
6
When increasing \( \tau_{DC} \) with respect to \( t_{setup} \), one is getting closer to (but not really reaching) the condition in which block A fully completes its operation before block B is enabled. This reinforces the intuition according to which the paths up to and after node X have to be separately handled.
 
7
PMOS M2, M6, M10 actually have widths 2w 1, 2w 2 and 2w 3, respectively.
 
8
The relative differences are obtained as \( \left( {P_{A} - P_{B} } \right)/\left[ {\left( {P_{A} + P_{B} } \right)/2} \right] \), being P A the parameter (delay or energy) relative to the traditional sizing strategy and P B the parameter relative to the proposed sizing strategy.
 
Metadaten
Titel
Flip-Flop Optimized Design
verfasst von
Massimo Alioto
Elio Consoli
Gaetano Palumbo
Copyright-Jahr
2015
Buch
Flip-Flop Design in Nanometer CMOS

Print ISBN: 978-3-319-01996-3

Electronic ISBN: 978-3-319-01997-0

Copyright-Jahr: 2015

DOI
https://doi.org/10.1007/978-3-319-01997-0_4

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    Bildnachweise