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2016 | OriginalPaper | Buchkapitel

FPGA-Based High Throughput TDMP LDPC Decoder

verfasst von : Ruochen Liao, Yuzhuo Fu, Ting Liu

Erschienen in: Computer Engineering and Technology

Verlag: Springer Singapore

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Abstract

In this paper, a high-throughput decoder architecture for quasi-cyclic low density parity check (QC-LDPC) codes is presented. Using the Normalized Min-Sum algorithm and the turbo-decoding message-passing algorithm, the proposed design expanded degree of parallelism to improve the throughput at a cost of hardware resource usage. Based on the proposed architecture, we implemented a (8176, 7154) Euclidian geometry-based QC-LDPC code decoder on a Xilinx Kintex7 (XC7K325T-2) board. The FPGA implementation results show that the decoder can achieve a total decoding throughput of 1.6 Gbps at the clock frequency of 105Mth at 10 iterations.

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Literatur
2.
3.
Zurück zum Zitat Fossorier, M.P.C., Mihaljević, M., Imai, H.: Reduced complexity iterative decoding of low-density parity check codes based on belief propagation. IEEE Trans. Commun. 47(5), 673–680 (1999)CrossRef Fossorier, M.P.C., Mihaljević, M., Imai, H.: Reduced complexity iterative decoding of low-density parity check codes based on belief propagation. IEEE Trans. Commun. 47(5), 673–680 (1999)CrossRef
4.
Zurück zum Zitat Mansour, M.M.: A turbo-decoding message-passing algorithm for sparse parity-check matrix codes. IEEE Trans. Sign. Process. 54(11), 4376–4392 (2006)CrossRef Mansour, M.M.: A turbo-decoding message-passing algorithm for sparse parity-check matrix codes. IEEE Trans. Sign. Process. 54(11), 4376–4392 (2006)CrossRef
5.
Zurück zum Zitat Chen, X., et al.: Memory system optimization for FPGA-based implementation of quasi-cyclic LDPC codes decoders. IEEE Trans. Circuits Syst. I Regul. Pap. 58(1), 98–111 (2011)MathSciNetCrossRef Chen, X., et al.: Memory system optimization for FPGA-based implementation of quasi-cyclic LDPC codes decoders. IEEE Trans. Circuits Syst. I Regul. Pap. 58(1), 98–111 (2011)MathSciNetCrossRef
6.
Zurück zum Zitat Wang, Z., Cui, Z.: Low-complexity high-speed decoder design for quasi-cyclic LDPC codes. IEEE Trans. Very Large Scale Integr. Syst. 15(1), 104–114 (2007)CrossRef Wang, Z., Cui, Z.: Low-complexity high-speed decoder design for quasi-cyclic LDPC codes. IEEE Trans. Very Large Scale Integr. Syst. 15(1), 104–114 (2007)CrossRef
7.
Zurück zum Zitat Xiang, B., et al.: An 847–955 Mb/s 342–397 mW dual-path fully-overlapped QC-LDPC decoder for WiMAX system in 0.13 m CMOS. IEEE J. Solid-State Circuits 46(6), 1416–1432 (2011)CrossRef Xiang, B., et al.: An 847–955 Mb/s 342–397 mW dual-path fully-overlapped QC-LDPC decoder for WiMAX system in 0.13 m CMOS. IEEE J. Solid-State Circuits 46(6), 1416–1432 (2011)CrossRef
Metadaten
Titel
FPGA-Based High Throughput TDMP LDPC Decoder
verfasst von
Ruochen Liao
Yuzhuo Fu
Ting Liu
Copyright-Jahr
2016
Verlag
Springer Singapore
DOI
https://doi.org/10.1007/978-981-10-3159-5_9

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