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Erschienen in:

2023 | OriginalPaper | Buchkapitel

2. Halbleitertechnologie: Vom Silizium zum integrierten Schaltkreis

verfasst von : Jens Lienig, Jürgen Scheible

Erschienen in: Grundlagen des Layoutentwurfs elektronischer Schaltungen

Verlag: Springer International Publishing

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Zusammenfassung

Der Fachbeitrag behandelt die Herstellung von integrierten Schaltkreisen (ICs) und die verschiedenen Prozessschritte, die zur Fertigung einer Wafer-Oberfläche mit vielen ICs erforderlich sind. Es wird auf die Layoutentwurfsprinzipien und die notwendigen Dotierungsverfahren eingegangen, um die gewünschten Strukturen und Dotierprofile zu erzeugen. Die Fotolithografie spielt eine zentrale Rolle bei der Strukturierung der Wafer-Oberfläche, wobei verschiedene Verfahren wie Nassätzen und Trockenätzen (reaktives Ionenätzen) zur Anwendung kommen. Die Dotierung erfolgt durch Diffusion und Ionenimplantation, wobei letzteres genauer dosierbar und weniger störend für die Materialstruktur ist. Die Strukturierung von Oxidschichten durch Ätzen und die Herstellung von Grabenisolationen zur elektrischen Isolation der Bauelemente werden ebenfalls detailliert beschrieben. Besondere Aufmerksamkeit wird den technologischen Herausforderungen und Lösungen gewidmet, die für die Miniaturisierung von ICs notwendig sind. Der Beitrag schließt mit einer Betrachtung der Metallisierung und der Verdrahtung der ICs, die für die elektrische Verbindung der Bauelemente erforderlich ist. Insgesamt bietet der Fachbeitrag einen umfassenden Überblick über die komplexen Prozesse und Technologien, die in der Herstellung von modernen ICs zum Einsatz kommen.

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Nächstes Kapitel Brücken zur Technologie: Schnittstellen, Entwurfsregeln und Bibliotheken

1 eV ist die kinetische Energie, die ein Elektron entlang eines Potenzialgefälles von 1 V aufnimmt.

Benannt nach dem polnischen Wissenschaftler Jan Czochralski, der die Methode 1915 bei der Untersuchung der Kristallisationsraten von Metallen erfand.

Dieses Prinzip haben wir bereits in Abschn. 1.1.1 bei der Strukturierung von Leiterbahnen auf Leiterplatten kennengelernt.

Wollte man z. B. einen 300 mm-Wafer mit einer 5X-Maske in nur einem Schritt belichten, müsste die Fotomaske einen Durchmesser von 1,5 m haben. Fotomasken und auch entsprechende Linsensysteme dieser Größenordnung sind aus technischen und wirtschaftlichen Gründen nicht realisierbar.

Die Begriffe FEOL (Front-end-of-line) und BEOL (Back-end-of-line) haben wir in Abschn. 1.1.3 eingeführt. Sie bezeichnen die beiden Hauptphasen eines Halbleiterprozesses, Bauelemente erzeugen und Bauelemente verbinden, die wir am Beispiel eines CMOS-Standardprozesses in Abschn. 2.10 zeigen.

Hinsichtlich des elektrischen Verhaltens haben derartige Verrundungen positive Auswirkungen, indem sie die an Außenecken (Ecken < 180°) auftretenden lokalen Feldstärkeerhöhungen und die an Innenecken (Ecken > 180°) von abknickenden Leiterbahnen auftretenden lokalen Stromdichteerhöhungen begrenzen.

Unter der Ätzrate R versteht man die Dicke T des Materialabtrags pro Zeiteinheit t, d. h. R = T/t.

Aus historischen Gründen werden Layer, welche Dotiergebiete definieren, in der Fachsprache immer noch „Diffusionslayer“ genannt, auch wenn die Dotierung heute über Ionenimplantation erfolgt. Wir wollen in diesem Buch diesen mittlerweile irreführenden Begriff aber vermeiden und sprechen deshalb von „Dotierungslayern“.

Das Verständnis gesperrter p-n-Übergänge ist für den Layoutentwurf wichtig. Wir behandeln dieses Thema im Zusammenhang mit den Entwurfsregeln (Kap. 6, Abschn. 6.2) und den Zuverlässigkeitsmaßnahmen (Kap. 7, Abschn. 7.1.4).

„BCD“ steht für „Bipolar, CMOS, DMOS“. BCD-Prozesse eignen sich zur Integration elektronischer Systeme auf einem Chip (Kap. 1, Abschn. 1.2.2). Ein BCD-Chip enthält analoge Schaltkreise (Bipolar, CMOS), digitale Signalverarbeitung (CMOS) und Leistungsendstufen (DMOS).

Mechanischer Stress verändert die Leitfähigkeit des Siliziums, was sich insbesondere auf symmetrische Analogschaltungen negativ auswirkt. In Kap. 6, Abschn. 6.6.3, zeigen wir hierzu Gegenmaßnahmen.

Der Spannungsabfall berechnet sich nach dem ohmschen Gesetz aus dem Produkt des Stromes I mit dem Widerstand R und wird von IC-Designern deshalb oft als IR-Drop bezeichnet.

Wie bereits in Kap. 1, Abschn. 1.3.2 erläutert, bezeichnet man im Kontext des Layoutentwurfs die zu konstruierenden Ebenen auch als „Layer“.

Dieser Name stammt von einer antiken Verzierungstechnik der Metallverarbeitung, die man auch als „Damaszierung“ (abgeleitet vom Namen der Stadt Damaskus) bezeichnet. Bei dieser Technik werden Metalle wie Gold oder Silber in vorgefertigte Vertiefungen eingelegt, um künstlerische Muster zu erzeugen.

Die „Ausbeute“ ist das Verhältnis der Anzahl funktionaler Chips zur Gesamtzahl der produzierten Chips.

Der immer noch übliche Fachjargon ist „Anschlussdiffusion“. Da die Dotierung in modernen Prozessen aber nicht mehr durch Diffusion, sondern Implantation erzeugt wird, wollen wir in diesem Buch diesen Begriff vermeiden (vgl. auch Fußnote auf Seite 65).

Die Beziehung gilt streng genommen nur im thermodynamischen Gleichgewicht, d. h. wenn die Generation und Rekombination von Ladungsträgern (vgl. Kap. 1, Abschn. 1.1.3) im Gleichgewicht sind, wovon wir hier ausgehen. Die intrinsische Ladungsträgerdichte selbst steigt mit der Temperatur stark an.

p-dotierte Substrate werden den (prinzipiell auch möglichen) n-dotierten Substraten allgemein vorgezogen, da sich das Die-Substrat dann auf dem niedrigsten Potenzial der integrierten Schaltung befindet. Wird dieses als Bezugspotential (0 V) definiert, kann man in der Schaltungsentwicklung komplett mit positiven Spannungswerten arbeiten.

O. Kononchuk, B.-Y. Nguyen, Silicon-On-Insulator (SOI) Technology: Manufacture and Applications, Woodhead Publishing Series in Electronic and Optical Materials, Bd. 58 (Elsevier, Amsterdam, 2014). ISBN 978-0857095268. https://doi.org/10.1016/C2013-0-16306-4

J. D. Plummer, M. Deal, P. D. Griffin, Silicon VLSI Technology: Fundamentals, Practice, and Modeling (Pearson, London, 2000). ISBN 978-0130850379

J. Lienig, M. Thiele, Fundamentals of Electromigration-Aware Integrated Circuit Design (Springer, Cham, 2018). ISBN 978-3-319-73557-3. https://doi.org/10.1007/978-3-319-73558-0

R. J. Baker, CMOS: Circuit Design, Layout, and Simulation (Wiley, Hoboken, 2010). ISBN 978-0-470-88132-3

P. van Zant, Microchip Fabrication: A Practical Guide to Semiconductor Processing (McGraw-Hill Publ. Comp, New York, 2004). ISBN 978-0071432412

Titel: Halbleitertechnologie: Vom Silizium zum integrierten Schaltkreis
verfasst von: Jens Lienig
Jürgen Scheible
Verlag: Springer International Publishing
Buch: Grundlagen des Layoutentwurfs elektronischer Schaltungen
Print ISBN: 978-3-031-15767-7

Electronic ISBN: 978-3-031-15768-4

Copyright-Jahr: 2023
DOI: https://doi.org/10.1007/978-3-031-15768-4_2