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2023 | OriginalPaper | Buchkapitel

5. Layoutentwurf in Schritten: Von der Netzliste bis zum Layout-Postprozess

verfasst von : Jens Lienig, Jürgen Scheible

Erschienen in: Grundlagen des Layoutentwurfs elektronischer Schaltungen

Verlag: Springer International Publishing

Zusammenfassung

Nachdem wir in Kap. 4 den Layoutentwurf im Überblick betrachtet haben, wendet sich dieses Kapitel seinem konkreten Ablauf zu. Zunächst widmen wir uns dem Erstellen einer Netzliste, entweder mit Hilfe von Hardware-Beschreibungssprachen (HDLs) im Digitalentwurf (Abschn. 5.1) oder durch Ableitung aus einem Schaltplan, wie es im Analogentwurf üblich ist (Abschn. 5.2). Anschließend werden die Entwurfsschritte Partitionierung, Floorplanning, Platzierung und Verdrahtung im Detail vorgestellt (Abschn. 5.3). Das so erstellte Layout ist anschließend zu verifizieren. Dieser Verifikationsschritt bestätigt sowohl die funktionale Korrektheit als auch die Herstellbarkeit des Designs (Abschn. 5.4). Abschließend gehen wir kurz auf den Layout-Postprozess ein, wobei Techniken zur Auflösungsverbesserung (RET) im Vordergrund stehen, da sie sich auf den Layoutentwurf auswirken können (Abschn. 5.5).

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Fußnoten
1
IEEE Standard 91-1984, IEEE Standard Graphic Symbols for Logic Functions, und IEEE Standard 91a-1991, Supplement to IEEE Standard 91-1984.
 
2
IEC 60617 Grafische Symbole für Diagramme.
 
3
Der sogenannte „Pentium-FDIV-Bug“ ist ein bekanntes Beispiel, bei dem ein gut simulierter Intel-Prozessor bei der Division einer Zahl falsche binäre Gleitkomma-Ergebnisse lieferte, was Intel einen Verlust von 475 Millionen Dollar einbrachte [12].
 
4
Es ist wichtig zu wissen, warum wir keine anderen Layout-Informationen, wie z. B. Bibliotheksinformationen, einbeziehen, schließlich würde dies die Aufgabe erheblich vereinfachen und die Netzlistenerkennung beschleunigen. Allerdings würde dann auch ein Fehler in der Bibliothek berücksichtigt werden – und die abschließende Netzlistenprüfung damit trotz des Fehlers identische Netzlisten ermitteln, da beide Listen von demselben bibliotheksbasierten Fehler betroffen wären. Dies würde das LVS unbrauchbar machen.
 
5
Zusätzliche parasitäre Kopplungseffekte enstehen durch das für alle Bauelemente gleiche Chipsubstrat. Diese Effekte werden jedoch nicht in allen Simulationswerkzeugen berücksichtigt.
 
Literatur
1.
Zurück zum Zitat M. R. Barbacci, A comparison of register transfer languages for describing computers and digital systems, in Technical Report (Carnegie Mellon University Research Showcase @ CMU, Department of Computer Science, 1973) M. R. Barbacci, A comparison of register transfer languages for describing computers and digital systems, in Technical Report (Carnegie Mellon University Research Showcase @ CMU, Department of Computer Science, 1973)
2.
Zurück zum Zitat E. Christen, K. Bakalar, VHDL-AMS-a hardware description language for analog and mixed-signal applications. IEEE Trans. Circuits Syst. II Analog. Digit. Signal Process. 46(10), 1263–1272 (1999) CrossRef E. Christen, K. Bakalar, VHDL-AMS-a hardware description language for analog and mixed-signal applications. IEEE Trans. Circuits Syst. II Analog. Digit. Signal Process. 46(10), 1263–1272 (1999) CrossRef
6.
Zurück zum Zitat P. Spindler, Persönliches Gespräch (TU München, 2008) P. Spindler, Persönliches Gespräch (TU München, 2008)
7.
Zurück zum Zitat S. M. Sait, H. Youssef, VLSI Physical Design Automation, Theory and Practice (World Scientific, Singapore, 1999) S. M. Sait, H. Youssef, VLSI Physical Design Automation, Theory and Practice (World Scientific, Singapore, 1999)
8.
Zurück zum Zitat R. J. Baker, CMOS circuit design, layout, and simulation, in IEEE Press Series on Microelectronic Systems, 3. Aufl. (Wiley-IEEE Press, Hoboken, 2010). ISBN 978-0470881323 R. J. Baker, CMOS circuit design, layout, and simulation, in IEEE Press Series on Microelectronic Systems, 3. Aufl. (Wiley-IEEE Press, Hoboken, 2010). ISBN 978-0470881323
10.
Zurück zum Zitat B. Murphy, M. Pandey, S. Safarpour, Finding Your Way Through Formal Verification (CreateSpace Independent Publishing Platform, 2018). ISBN 978-1986274111 B. Murphy, M. Pandey, S. Safarpour, Finding Your Way Through Formal Verification (CreateSpace Independent Publishing Platform, 2018). ISBN 978-1986274111
12.
Zurück zum Zitat T. R. Halfhill, An error in a lookup table created the infamous bug in Intel’s latest processor. BYTE 20, 163–164 (1995) T. R. Halfhill, An error in a lookup table created the infamous bug in Intel’s latest processor. BYTE 20, 163–164 (1995)
14.
Zurück zum Zitat L. Lavagno, G. Martin, L. Scheffer, Electronic Design Automation for Integrated Circuits Handbook (CRC Press, Boca Raton, 2006). ISBN 978-0849330964 L. Lavagno, G. Martin, L. Scheffer, Electronic Design Automation for Integrated Circuits Handbook (CRC Press, Boca Raton, 2006). ISBN 978-0849330964
Metadaten
Titel
Layoutentwurf in Schritten: Von der Netzliste bis zum Layout-Postprozess
verfasst von
Jens Lienig
Jürgen Scheible
Copyright-Jahr
2023
DOI
https://doi.org/10.1007/978-3-031-15768-4_5