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2023 | OriginalPaper | Buchkapitel

5. Layoutentwurf in Schritten: Von der Netzliste bis zum Layout-Postprozess

verfasst von : Jens Lienig, Jürgen Scheible

Erschienen in: Grundlagen des Layoutentwurfs elektronischer Schaltungen

Verlag: Springer International Publishing

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Zusammenfassung

Nachdem wir in Kap. 4 den Layoutentwurf im Überblick betrachtet haben, wendet sich dieses Kapitel seinem konkreten Ablauf zu. Zunächst widmen wir uns dem Erstellen einer Netzliste, entweder mit Hilfe von Hardware-Beschreibungssprachen (HDLs) im Digitalentwurf (Abschn. 5.1) oder durch Ableitung aus einem Schaltplan, wie es im Analogentwurf üblich ist (Abschn. 5.2). Anschließend werden die Entwurfsschritte Partitionierung, Floorplanning, Platzierung und Verdrahtung im Detail vorgestellt (Abschn. 5.3). Das so erstellte Layout ist anschließend zu verifizieren. Dieser Verifikationsschritt bestätigt sowohl die funktionale Korrektheit als auch die Herstellbarkeit des Designs (Abschn. 5.4). Abschließend gehen wir kurz auf den Layout-Postprozess ein, wobei Techniken zur Auflösungsverbesserung (RET) im Vordergrund stehen, da sie sich auf den Layoutentwurf auswirken können (Abschn. 5.5).

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IEEE Standard 91-1984, IEEE Standard Graphic Symbols for Logic Functions, und IEEE Standard 91a-1991, Supplement to IEEE Standard 91-1984.

IEC 60617 Grafische Symbole für Diagramme.

Der sogenannte „Pentium-FDIV-Bug“ ist ein bekanntes Beispiel, bei dem ein gut simulierter Intel-Prozessor bei der Division einer Zahl falsche binäre Gleitkomma-Ergebnisse lieferte, was Intel einen Verlust von 475 Millionen Dollar einbrachte [12].

Es ist wichtig zu wissen, warum wir keine anderen Layout-Informationen, wie z. B. Bibliotheksinformationen, einbeziehen, schließlich würde dies die Aufgabe erheblich vereinfachen und die Netzlistenerkennung beschleunigen. Allerdings würde dann auch ein Fehler in der Bibliothek berücksichtigt werden – und die abschließende Netzlistenprüfung damit trotz des Fehlers identische Netzlisten ermitteln, da beide Listen von demselben bibliotheksbasierten Fehler betroffen wären. Dies würde das LVS unbrauchbar machen.

Zusätzliche parasitäre Kopplungseffekte enstehen durch das für alle Bauelemente gleiche Chipsubstrat. Diese Effekte werden jedoch nicht in allen Simulationswerkzeugen berücksichtigt.

M. R. Barbacci, A comparison of register transfer languages for describing computers and digital systems, in Technical Report (Carnegie Mellon University Research Showcase @ CMU, Department of Computer Science, 1973)

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A. Kahng, J. Lienig, I. Markov, et al., VLSI Physical Design: From Graph Partitioning to Timing Closure, 2. Aufl. (Springer, Cham, 2022). ISBN 978-3-030-39283-3. https://doi.org/10.1007/978-3-030-96415-3

K. Golshan, Physical Design Essentials (Springer, New York, 2007). ISBN 978-0-387-36642-5. https://doi.org/10.1007/978-0-387-46115-1

P. Spindler, Persönliches Gespräch (TU München, 2008)

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R. J. Baker, CMOS circuit design, layout, and simulation, in IEEE Press Series on Microelectronic Systems, 3. Aufl. (Wiley-IEEE Press, Hoboken, 2010). ISBN 978-0470881323

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10.

B. Murphy, M. Pandey, S. Safarpour, Finding Your Way Through Formal Verification (CreateSpace Independent Publishing Platform, 2018). ISBN 978-1986274111

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Titel: Layoutentwurf in Schritten: Von der Netzliste bis zum Layout-Postprozess
verfasst von: Jens Lienig
Jürgen Scheible
Verlag: Springer International Publishing
Buch: Grundlagen des Layoutentwurfs elektronischer Schaltungen
Print ISBN: 978-3-031-15767-7

Electronic ISBN: 978-3-031-15768-4

Copyright-Jahr: 2023
DOI: https://doi.org/10.1007/978-3-031-15768-4_5