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2023 | OriginalPaper | Buchkapitel

7. Layoutmaßnahmen zur Verbesserung der Zuverlässigkeit

verfasst von : Jens Lienig, Jürgen Scheible

Erschienen in: Grundlagen des Layoutentwurfs elektronischer Schaltungen

Verlag: Springer International Publishing

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Zusammenfassung

Dieses abschließende Kapitel fasst die Möglichkeiten eines Layoutentwerfers zusammen, die Zuverlässigkeit von Schaltungen zu verbessern. Wir beginnen mit der Darstellung von Zuverlässigkeitsproblemen, die zu vorübergehenden Fehlfunktionen von Schaltungen führen können. In diesem Zusammenhang diskutieren wir parasitäre Effekte im Silizium (Abschn. 7.1), an der Oberfläche (Abschn. 7.2) und in den Verbindungsschichten (Abschn. 7.3). Unser Hauptziel ist es zu zeigen, wie diese Effekte durch geeignete Layoutmaßnahmen unterdrückt werden können. Danach erörtern wir die wachsende Herausforderung, ICs vor irreversiblen Schäden zu bewahren. Dies erfordert die Untersuchung von Überspannungsereignissen (Abschn. 7.4) und Migrationsprozessen, wie Elektro-, Thermo- und Stressmigration (Abschn. 7.5). Auch hier präsentieren wir nicht nur die physikalischen Hintergründe dieser Schäden, sondern stellen auch geeignete Gegenmaßnahmen vor.

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Eine Ausnahme hiervon ist der sogenannte Substrat-PNP-Transistor, dessen Kollektor durch das Substrat gebildet wird. Sein Gebrauch sollte wegen des beschriebenen Effekts aber möglichst vermieden werden. Als weiterführende Lektüre empfehlen wir [1].

In BCD-Prozessen für Leistungselektronik arbeitet man auch mit zwei schwach dotierten Epi-Schichten und ordnet dazwischen den n-buried Layer an, um damit die Durchbruchspannung des NPN-Kollektors gegen Masse zu erhöhen (vgl. Kap. 6, Abschn. 6.2.2). Wir haben im Beispiel in Abb. 7.2 der Einfachheit halber hierauf verzichtet.

Insbesondere in Mixed-Signal-Schaltungen hat die Problematik des Ground bounce noch weitere Aspekte, die wir hier nicht behandeln. Wir empfehlen hierzu [2].

Smart-Power-Chips in der Automobilelektronik haben eine Spannungsfähigkeit von typisch 60 V. Für andere Anwendungen gibt es BCD-Chips (Bipolar-CMOS-DMOS), die bei über 100 V arbeiten.

Der Begriff „heißes Elektron“ bezieht sich auf die „effektive Temperatur“, die zur Modellierung der Ladungsträgerdichte verwendet wird. Dies hat nichts mit der Temperatur des Siliziummaterials zu tun. Bei heißen Elektronen übersteigt die Driftgeschwindigkeit die durch thermische Bewegung verursachte Geschwindigkeit.

Ein „Belag“ ist die jeweilige physikalische Größe bezogen auf die Leiterlänge, z. B. Ω/m.

Die Wirkung des parasitären RC-Belags einer Leitung ist aus der Perspektive des Analogdesigners eine Signalverzerrung. Aus Sicht des Digitaldesigners ist es eine Signalverzögerung, da in der Digitaltechnik nur interessiert, wann ein Ereignis (Wechsel des Signalpegels zwischen 0 und 1) am Ziel ankommt.

In [5] werden tatsächlich nur vier dieser Modi eingeführt. Wir erweitern diese um die PP- und NP-Modi.

Hierzu ein Praxistipp: Da ESD-Schutzschaltungen normalerweise Teil der Pad-Zellen aus der Bibliothek sind, muss man eine solche Änderung in einer lokalen Kopie der Pad-Zelle vornehmen, um zu verhindern, dass andere Instanzen dieser Zelle unbeabsichtigt geändert werden.

Während das Black-Modell die EM-Robustheit eines einzelnen Leiterbahnsegments berechnet, ermitteln das Korhonen-Modell und seine nachfolgenden Erweiterungen (z. B. von Chatterjee et al. [12]) den Materialfluss in allen Zweigen eines Netzes, die sich innerhalb einer Metallisierungsschicht befinden.

A. Hastings, The Art of Analog Layout, 2. Aufl. (Pearson, London, 2005). ISBN 978-0131464100

B. Razavi, Design of Analog CMOS Integrated Circuits, 2. Aufl. (McGraw-Hill, New York, 2015). ISBN 987-0-07252493-2

R. J. Baker, CMOS – Circuit Design, Layout, and Simulation, 3. Aufl. (Wiley, Hoboken, 2010). ISBN 978-0-470-88132-3

J. Lienig, H. Brümmer, Elektronische Gerätetechnik (Springer, Berlin, 2014). ISBN 978-3-642-40961-5. https://doi.org/10.1007/978-3-642-40962-2

O. Semenov, H. Sarbishaei, M. Sachdev, ESD Protection Device and Circuit Design for Advanced CMOS Technologies (Springer, Dordrecht, 2008). ISBN 978-1-4020-8300-6. https://doi.org/10.1007/978-1-4020-8301-3

S. M. Sze, K. K. Ng, Physics of Semiconductor Devices and Technology (Wiley, Hoboken, 2007). ISBN 978-0-471-14323-9

https://www.xfab.com/home/. Zugegriffen am 01.01.2023

H. Gossner, ESD protection for the deep sub-micron regime – a challenge for design methodology, in Proceedings of the International Conference on VLSI Design (VLSID) (2004), S. 809–818. https://doi.org/10.1109/ICVD.2004.1261032

C. Saint, J. Saint, I. C. Mask Design, Essential Layout Techniques (McGraw-Hill Education, New York, 2002). ISBN 978-0-07-138996-9

10.

C.-C. Lin, W.-H. Liu, Y.-L. Li, Skillfully diminishing antenna effect in layer assignment stage, in International Symposium on VLSI Design, Automation and Test (VLSI-DAT) (2014), S. 1–4. https://doi.org/10.1109/VLSI-DAT.2014.6834859

11.

J. Lienig, M. Thiele, Fundamentals of Electromigration-Aware Integrated Circuit Design (Springer, 2018). ISBN 978-3-319-73557-3. https://doi.org/10.1007/978-3-319-73558-0

12.

S. Chatterjee, V. Sukharev, F. N. Najm, Power grid electromigration checking using physics-based models. IEEE Trans. Comput. Aided Des. Integr. Circuits Syst. 37(7), 317–1330 (2017). https://doi.org/10.1109/TCAD.2017.2666723

13.

A. Heryanto, K. L. Pey, Y. Lim, et al., Study of stress migration and electromigration interaction in copper/low-k interconnects, in IEEE International Reliability Physics Symposium (IRPS) (2010), S. 586–590. https://doi.org/10.1109/IRPS.2010.5488767

14.

J. Lienig, Electromigration and its impact on physical design in future technologies, in Proceedings of International Symposium on Physical Design (ISPD) (ACM, 2013), S. 33–40. https://doi.org/10.1145/2451916.2451925

15.

J. R. Black, Electromigration – a brief survey and some recent results. IEEE Trans. Electron. Dev. 16(4), 338–347 (1969). https://doi.org/10.1109/T-ED.1969.16754

16.

M. A. Korhonen, P. Borgesen, K. N. Tu, et al., Stress evolution due to electromigration in confined metal lines. J. Appl. Physiol. 73(8), 3790–3799 (1993). https://doi.org/10.1063/1.354073

17.

J. Lienig, Introduction to electromigration-aware physical design, in Proceedings of the International Symposium on Physical Design (ISPD) (ACM, 2006), S. 39–46. https://doi.org/10.1145/1123008.1123017

18.

S. Bigalke, J. Lienig, G. Jerke, et al., The need and opportunities of electromigration-aware integrated circuit design, in Proceedings of the IEEE/ACM International Conference on Computer-Aided Design (ICCAD) (2018). https://doi.org/10.1145/3240765.3265971

19.

G. Jerke, J. Lienig, J. Scheible, Reliability-driven layout decompaction for electromigration failure avoidance in complex mixed-signal IC designs, in Proceedings of the Design Automation Conference (DAC) (2004), S. 181–184. https://doi.org/10.1145/996566.996618

20.

J. Lienig, G. Jerke, Current-driven wire planning for electromigration avoidance in analog circuits, in Proceedings of the ASP-DAC (2003), S. 783–788. https://doi.org/10.1109/ASPDAC.2003.1195125

21.

Z. Moudallal, V. Sukharev, F. N. Najm, Power grid fixing for electromigration-induced voltage failures, in Proceedings of the 2019 IEEE/ACM International Conference on Computer-Aided Design (ICCAD) (2019), S. 1–8. https://doi.org/10.1109/ICCAD45719.2019.8942141

22.

A. Todri, M. Marek-Sadowska, Reliability analysis and optimization of power-gated ICs. IEEE Trans. Very Large Scale Integr. (VLSI) Syst. 19, 457–468 (2011). https://doi.org/10.1109/TVLSI.2009.2036267

23.

S. Bigalke, J. Lienig, FLUTE-EM: electromigration-optimized net topology considering currents and mechanical stress, in Proceedings of 26th IFIP/IEEE International Conference on Very Large Scale Integration (VLSI-SoC). https://doi.org/10.1109/VLSI-Soc.2018.8644965

24.

G. Jerke, J. Lienig, Hierarchical current-density verification in arbitrarily shaped metallization patterns of analog circuits. IEEE Trans. CAD Integr. Circuits Syst. 23(1), 80–90 (2004). https://doi.org/10.1109/TCAD.2003.819899

25.

C. Thompson, Using line-length effects to optimize circuit-level reliability, in 15th International Symposium on the Physical and Failure Analysis of Integrated Circuits (IPFA) (2008), S. 1–4. https://doi.org/10.1109/IPFA.2008.4588155

26.

J. Knechtel, E. F. Y. Young, J. Lienig, Planning massive interconnects in 3D chips. IEEE Trans. Comput. Aided Des. Integr. Circuits Syst. 34(11), 1808–1821 (2015). https://doi.org/10.1109/TCAD.2015.2432141

27.

J. Knechtel, I. L. Markov, J. Lienig, Assembling 2-D blocks into 3-D chips. IEEE Trans. Comput. Aided Des. Integr. Circuits Syst. 31(2), 228–241 (2012). https://doi.org/10.1109/TCAD.2011.2174640

Titel: Layoutmaßnahmen zur Verbesserung der Zuverlässigkeit
verfasst von: Jens Lienig
Jürgen Scheible
Verlag: Springer International Publishing
Buch: Grundlagen des Layoutentwurfs elektronischer Schaltungen
Print ISBN: 978-3-031-15767-7

Electronic ISBN: 978-3-031-15768-4

Copyright-Jahr: 2023
DOI: https://doi.org/10.1007/978-3-031-15768-4_7