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Erschienen in:
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2023 | OriginalPaper | Buchkapitel

A Multicore RISC-V Processor

verfasst von : Bernard Goossens

Erschienen in: Guide to Computer Processor Architecture

Verlag: Springer International Publishing

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This chapter will make you build your first multicore RISC-V CPU. The processor is built from multiple IPs, each being a copy of the multicycle_pipeline_ip presented in Chap. 9 . Each core has its own code and data memories. The data memory banks are interconnected with an AXI interconnect IP. An example of a parallelized matrix multiplication is used to measure the speedup when increasing the number of cores from one to eight.

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Metadaten
Titel
A Multicore RISC-V Processor
verfasst von
Bernard Goossens
Copyright-Jahr
2023
Buch
Guide to Computer Processor Architecture

Print ISBN: 978-3-031-18022-4

Electronic ISBN: 978-3-031-18023-1

Copyright-Jahr: 2023

DOI
https://doi.org/10.1007/978-3-031-18023-1_12

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