Mapping Hybrid Traffic Shaper Architecture To FPGA Design For TSN Applications

Dieses Kapitel untersucht die Abbildung von Hybrid-Traffic-Shaper-Architekturen auf FPGA-Designs für Time-Sensitive Networking (TSN) -Anwendungen. Es beginnt mit der Einführung des TSN und seiner Bedeutung für die Ermöglichung einer deterministischen Kommunikation in Echtzeit über Ethernet-Netzwerke. Das Kapitel befasst sich dann mit verschiedenen Traffic-Shaper-Architekturen, einschließlich Time Aware Shaper (TAS), Credit Based Shaper (CBS) und Asynchronous Traffic Shaper (ATS) und ihren individuellen Leistungen. Das Hauptaugenmerk liegt auf der hybriden Architektur, die TAS, CBS und ATS kombiniert und ihre Vorteile in Bezug auf geringe Latenz, minimalen Rückstau und reduzierten Jitter hervorhebt. Das Kapitel behandelt auch die Implementierung dieser hybriden Architektur auf FPGAs, wobei die beteiligten RTL-Module und die Performance-Ergebnisse detailliert beschrieben werden. Abschließend werden die potenziellen Anwendungsmöglichkeiten dieser Architektur in verschiedenen Branchen diskutiert und zukünftige Verbesserungen vorgeschlagen. Das Kapitel bietet einen umfassenden Überblick über TSN-Traffic-Shaper-Architekturen und deren Implementierung auf FPGAs, was es zu einer wertvollen Ressource für Fachleute macht, die diese Technologien in Echtzeit-Kommunikationssystemen verstehen und implementieren wollen.