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2013 | OriginalPaper | Buchkapitel

Novel Method to Generate Tests for VHDL

verfasst von : Vacius Jusas, Tomas Neverdauskas

Erschienen in: Information and Software Technologies

Verlag: Springer Berlin Heidelberg

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Verification is the most crucial part of the chip design process. Test benches, which are used to test VHDL code, need perform efficiently and effectively. We present an algorithm that achieves high code coverage by analyzing the finite state machine (FSM), and control flow graph (CFG) that are constructed from the source code. The symbolic execution of VHDL (Very-high-speed integrated Hardware Description Language) code is used as well. These three elements are combined into framework (TestBenchGen) written in Python programming language and evaluated against ITC’99 benchmark suite.

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Metadaten
Titel
Novel Method to Generate Tests for VHDL
verfasst von
Vacius Jusas
Tomas Neverdauskas
Copyright-Jahr
2013
Verlag
Springer Berlin Heidelberg
Buch
Information and Software Technologies

Print ISBN: 978-3-642-41946-1

Electronic ISBN: 978-3-642-41947-8

Copyright-Jahr: 2013

DOI
https://doi.org/10.1007/978-3-642-41947-8_31