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9. Sequential Circuits

2023
OriginalPaper
Buchkapitel

Erschienen in:

Verfasst von: K. Vasudevan
Erschienen in: Basic Electronic Circuits
Verlag: Springer International Publishing

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Auszug

Dieses Kapitel vertieft sich in die Feinheiten sequentieller Schaltkreise, beginnend mit der Verwendung negativer, kantengetriggerter D-Flip-Flops, um eine Division-by-2-Operation zu erreichen. Anschließend wird die charakteristische Gleichung für die Ergänzungsausgabe von JK-Flipflops untersucht, die durch detaillierte Wahrheitstabellen und K-Maps gestützt wird. Das Kapitel behandelt auch die Konstruktion verschiedener Counter, einschließlich eines asynchronen Up-Counter Mod-5 und synchroner Counter mit spezifischen Zustandssequenzen. Jedes Design wird von Übergangstabellen, Zustandsfolgen und Schaltplänen begleitet, die eine gründliche und praktische Anleitung zum sequentiellen Schaltungsdesign bieten.

KI-Generiert

Diese Zusammenfassung des Fachinhalts wurde mit Hilfe von KI generiert.

Auszug

1.

Show how a negative edge triggered D flip-flop can be used to implement a divide-by-2 operation. Justify your answer with sketches of the clock and the Q output.

Solution: The divide-by-2 operation can be obtained by connecting the \(\bar{Q}\) to the D input, as illustrated in Fig. 9.1. The clock and the Q outputs are also shown in the same figure.

2.

Show that the characteristic equation for the complement output of the JK flip-flop is

$$\begin{aligned} \bar{Q}_{t+1} = \bar{J}\bar{Q}_t + K Q_t. \end{aligned}$$

(9.1)

Solution: The truth table for \(Q_{t+1}\) is shown in Fig. 9.2a. The K-map is depicted in Fig. 9.2b. It is clear that (9.1) is satisfied.

Fig. 9.1

Sequential circuit

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Fig. 9.2

Sequential circuit

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Fig. 9.3

Sequential circuit

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Fig. 9.4

Transition table for the JK flip-flop

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Fig. 9.5

Sequence of states for the circuit in Fig. 9.3

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Fig. 9.6

Converting a T flip-flop into a D flip-flop

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3.

For the circuit in Fig. 9.3, determine \(Q_A Q_B Q_C\) for eight clock cycles. Assume initial value of \(Q_A Q_B Q_C=0\). Use suitable input-output table. The table must have eight rows, including the initial state.

Solution: The transition table for the JK flip-flop is shown in Fig. 9.4. The sequence of states for eight clock cycles is shown in Fig. 9.5.

Fig. 9.7

Truth table of an AB flip-flop

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Fig. 9.8

a JK inputs required to implement the AB flip-flop

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Fig. 9.9

A mod-5 asynchronous up-counter

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Fig. 9.10

Transition table for the JK flip-flop

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Fig. 9.11

State sequence and JK requirement for each flip-flop

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Fig. 9.12

Truth table for JK input of each flip-flop

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Fig. 9.13

Circuit diagram

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Fig. 9.14

Transition table for the JK flip-flop

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4.

Realize a positive edge triggered D flip-flop from a positive edge triggered T flip-flop.

Solution: The block diagram for converting a T flip-flop into a D flip-flop is shown in Fig. 9.6a. The truth table for the T flip-flop and the corresponding requirement for the D input is depicted in Fig. 9.6b. Finally, the truth table for the T input, in terms of D and \(Q_n\), is shown in Fig. 9.6c. From Fig. 9.6c we have:

$$\begin{aligned} T = D\bar{Q}_n + \bar{D}Q_n. \end{aligned}$$

(9.2)

5.

The truth table of an AB flip-flop is given in Fig. 9.7. Show how the AB flip-flop can be realized using a JK flip-flop and only NAND gates. Assume that only AB inputs are available and their complements are not available.

Solution: Refer to Fig. 9.8a. Clearly

$$\begin{aligned} J= & {} A \nonumber \\ K= & {} \bar{B}. \end{aligned}$$

(9.3)

6.

Design a mod-5 asynchronous up-counter using positive edge triggered JK flip-flops and only NOR gates. Assume that all flip-flops have an asynchronous active-low reset (clear).

Solution: The circuit is shown in Fig. 9.9.

7.

Design a synchronous counter using positive edge triggered JK flip-flops that runs through the following state sequence: 0, 3, 4, 7, 5, 2, 1, 6, 0. Draw the circuit diagram.

Solution: Since there are eight distinct states, three JK flip-flops are required. The transition table for the JK flip-flop is shown in Fig. 9.10. The state sequence and the JK requirement for each flip-flop is shown in Fig. 9.11. The truth table for \(J_A\), \(K_A\), \(J_C\), and \(K_C\) is shown in Fig. 9.12. Note that \(J_B=K_B=1\). The circuit diagram is shown in Fig. 9.13.

8.

Design a synchronous counter using positive edge triggered JK flip-flops that runs through the following state sequence: 0, 2, 4, 6, 7, 5, 3, 1, 0. Draw the circuit diagram.

Solution: Since there are eight distinct states, three JK flip-flops are required. The transition table for the JK flip-flop is shown in Fig. 9.14. The state sequence and the JK requirement for each flip-flop is shown in Fig. 9.15. The truth table and the Boolean expressions for the three flip-flop inputs are shown in Fig. 9.16. The circuit diagram is shown in Fig. 9.17.

Fig. 9.15

State sequence and JK requirement for each flip-flop

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Fig. 9.16

Truth table for JK input of each flip-flop

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Fig. 9.17

Circuit diagram

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Fig. 9.18

Transition table for the JK flip-flop

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Fig. 9.19

State sequence and JK requirement for each flip-flop

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Fig. 9.20

Circuit diagram

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9.

Design a synchronous counter using only positive edge triggered JK flip-flops and 3-input OR gates that runs through the following state sequence: 0, 4, 3, 2, 5, 6, 1, 7, 0. Draw the circuit diagram.

Solution: Since there are eight distinct states, three JK flip-flops are required. The transition table for the JK flip-flop is shown in Fig. 9.18. The state sequence and the JK requirement for each flip-flop is shown in Fig. 9.19. Assuming the don’t care (X) to be 1, it is clear that:

$$\begin{aligned} \bar{J}_A= & {} \bar{Q}_A Q_B Q_C \nonumber \\ \Rightarrow J_A= & {} Q_A + \bar{Q}_B + \bar{Q}_C \nonumber \\ \bar{K}_A= & {} Q_A \bar{Q}_B Q_C \nonumber \\ \Rightarrow K_A= & {} \bar{Q}_A + Q_B + \bar{Q}_C \nonumber \\ \bar{J}_B= & {} \bar{Q}_A \bar{Q}_B \bar{Q}_C \nonumber \\ \Rightarrow J_B= & {} Q_A + Q_B + Q_C \nonumber \\ \bar{K}_B= & {} \bar{Q}_A Q_B Q_C \nonumber \\ \Rightarrow K_B= & {} Q_A + \bar{Q}_B + \bar{Q}_C \nonumber \\ \bar{J}_C= & {} \bar{Q}_A \bar{Q}_B \bar{Q}_C \nonumber \\ \Rightarrow J_C= & {} Q_A + Q_B + Q_C \nonumber \\ \bar{K}_C= & {} \bar{Q}_A \bar{Q}_B Q_C \nonumber \\ \Rightarrow K_C= & {} Q_A + Q_B + \bar{Q}_C. \end{aligned}$$

(9.4)

The circuit diagram is shown in Fig. 9.20.

…

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Metadaten

Titel: Sequential CircuitsSequential circuits
Verfasst von: K. Vasudevan
Copyright-Jahr: 2023
Verlag: Springer International Publishing
Buch: Basic Electronic Circuits
Print ISBN: 978-3-031-09362-3

Electronic ISBN: 978-3-031-09363-0

Copyright-Jahr: 2023
DOI: https://doi.org/10.1007/978-3-031-09363-0_9