CAD-Entwurfskontrolle in der Mikroelektronik

Mit dem Schlagwort “Mikroelektronik” werden gegenwärtig zwei Tendenzen umschrieben:

In der NMOS-Schaltungstechnik werden verschiedene Arten von Bauelementen verwendet:

In diesem Kapitel wird ein möglicher Entwicklungsprozeß einer NMOS-Schaltung dargestellt. Die angegebenen Entwurfshilfsmittel sind nur Beispiele für CAD-Programme, die auf Universalrechnern, wie z.B. VAX-11/..., arbeiten. Neben diesen Einzelprogrammen setzen sich in verstärktem Maße auch integrierte Systeme durch, die eine geschlossene Datenstruktur auf allen Entwurfsebenen aufweisen. Um die Schnittstellen verschiedener Hersteller aufeinander anzupassen, sind z. Zt. internationale Standardisierungsbemühungen zu beobachten. Insbesondere setzt sich die Hardware-Beschreibungssprache VHDL /10/ und das Austauschformat EDIF /11/ als IEEE-Standard durch.

Bei der Herstellung integrierter Schaltungen gibt es aufgrund technologischer Unzuläglichkeiten und physikalischer Grenzen gewisse Mindestdimensionen für Strukturen auf verschiedenen Maskenebenen. Technologische Unzuläglichkeiten sind z.B. unexakte Justage der Masken, Gefahr des Kurzschlusses bei nebeneinanderliegenden Leitungen oder die Gefahr der Unterbrechung von schmalen Leiterbahnen. Der Halbleiterhersteller ermittelt durch Versuche die jeweiligen Mindestdimensionen der verschiedenen Strukturen für seinen Prozeß und erstellt hieraus einen Design-Rule-Satz (Bild 2.22). In letzter Zeit setzen sich in verstärktem Maße gerasterte Design-Rules durch /9/. Bei diesen Design-Rules werden alle Dimensionen als Vielfache des Toleranzmaßes Lambda einer Prozeßlinie angegeben.

Der Begriff “Extraktion” kann im Umfeld des VLSI-Entwurfs verschiedene Bedeutungen haben.

Die durch Schaltkreisextraktion gewonnene Netzliste einer Schaltung läßt sich mit Schaltkreissimulatoren (SPICE, DOMOS) simulieren. Wegen der komplizierten halbleiterphysikalischen Vorgänge innerhalb der Transistoren ist eine solche Simulation jedoch sehr rechenintensiv. Somit ist eine Simulation auf Schaltkreisebene für Schaltungen mit mehr als ca. 30 Transistoren nicht mit vertretbarem Rechenaufwand möglich. Durch Erzeugung einer Logikbeschreibung der Transistorschaltung läßt sich zum einen die Anzahl der Knoten der Schaltung verringern, und zum anderen sind die zu verwendenden Modelle der Schaltungskomponenten sehr einfach. Diese beiden Vereinfachungen gestatten es, daß mit einem Logiksimulator auch große Schaltungen simuliert werden können /2/.

Am Beginn eines Schaltungsentwurfs sollte die funktionale Definition der Schaltung auf Funktional- oder Register-Transfer-Ebene stehen. In der RT-Ebene wird die Schaltung zunehmend verfeinert und eine hierarchische Struktur der Schaltung entwickelt, deren Verhalten simuliert werden kann. Diese Hierarchie kann mit den später entstehenden Logik-, Schaltkreis- und Layout-Hierarchien übereinstimmen.

In der Schaltungsverifikation kommt dem Vergleich von Netzwerken eine große Bedeutung zu. Ein solcher Vergleich ist immer dann vorzunehmen, wenn die Soll-Beschreibung einer Schaltung auf einer bestimmten Betrachtungsebene existiert und aus der nächstniedrigen Betrachtungsebene eine Ist-Beschreibung extrahiert wurde. Die Schaltungen bestehen in den Betrachtungsebenen Schaltkreisebene bis RT-Ebene aus Schaltungselementen und Knoten. Die Schaltungselemente sind in der Schaltkreisebene Transistoren, in der Logikebene Gatter und Flipflops und in der RT-Ebene Sprachprimitives und Funktionen oder Zellen. Diese Elemente besitzen Anschlüsse (Gate, Source, Drain, Gatter I/O und RT-I/O), die bestimmten Knoten (Terminals) zugeordnet sind. Hieraus folgt, daß für den Vergleich auf allen drei Ebenen das gleiche Verfahren angewendet werden kann, daß jedoch jeweils andere Typen von Elementen eingeführt werden müssen. Eine solche Vernetzung der Elemente läßt sich als Graph darstellen (Bild 7.1).