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2018 | OriginalPaper | Buchkapitel

6. Design-Time Analysis for Fault-Tolerance

verfasst von : Anup Kumar Das, Akash Kumar, Bharadwaj Veeravalli, Francky Catthoor

Erschienen in: Reliable and Energy Efficient Streaming Multiprocessor Systems

Verlag: Springer International Publishing

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Abstract

This chapter solves the following problem. Given a heterogeneous multiprocessor system and a set of multimedia applications, how to assign and order tasks of every application on the component cores such that the total energy consumption is minimized while guaranteeing to satisfy performance requirements of these application under all possible fault-scenarios. The scope of this work is limited to permanent failures of processing cores. Following are the key contributions of this chapter:

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Fußnoten
1
This work is orthogonal to any fault-detection mechanism.
 
2
A fault-scenario (0,1) implies fault occurring first at core c 0 and then at core c 1. Thus, fault-scenario (0,1) is different from fault-scenario (1,0) implying a permutation in the fault-scenario computation.
 
Literatur
1.
D. Bertozzi, A. Jalabert, S. Murali, R. Tamhankar, S. Stergiou, L. Benini, G. De Micheli, NoC synthesis flow for customized domain specific multiprocessor systems-on-chip. IEEE Trans. Parallel Distrib. Syst. (TPDS) 16(2), 113–129 (2005)
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6.
R. Dick, Embedded System Synthesis Benchmarks Suite (E3S) (2013)
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C. Lee, H. Kim, H.-W. Park, S. Kim, H. Oh, S. Ha, A task remapping technique for reliable multi-core embedded systems, in Proceedings of the Conference on Hardware/Software Codesign and System Synthesis (CODES+ISSS) (ACM, 2010), pp. 307–316
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Metadaten
Titel
Design-Time Analysis for Fault-Tolerance
verfasst von
Anup Kumar Das
Akash Kumar
Bharadwaj Veeravalli
Francky Catthoor
Copyright-Jahr
2018
Buch
Reliable and Energy Efficient Streaming Multiprocessor Systems

Print ISBN: 978-3-319-69373-6

Electronic ISBN: 978-3-319-69374-3

Copyright-Jahr: 2018

DOI
https://doi.org/10.1007/978-3-319-69374-3_6

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    Bildnachweise