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2015 | OriginalPaper | Buchkapitel

Efficient Hardware Accelerator for AEGIS-128 Authenticated Encryption

verfasst von : Debjyoti Bhattacharjee, Anupam Chattopadhyay

Erschienen in: Information Security and Cryptology

Verlag: Springer International Publishing

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Abstract

Security of transaction is of paramount importance in modern world of ubiquitous computing and data movement. To provide a framework of standard authenticated encryption techniques, CAESAR contest has been announced recently. Multiple entries in this contest are based on AES, which has been also, a popular choice as a primitive for authenticated encryption in the past. In this paper, we perform in-depth study of efficient hardware implementation for AES-based AEGIS-128 authenticated encryption, a prominent entry in the CAESAR contest. Through a complete study of possible throughput-area improvement techniques, we report multiple design points ranging from a high throughput of \(121.07\) Gbps design to a low-area implementation of \(18.72\) KGE, using commercial synthesis flows and 65 nm ASIC technology. We believe our results will serve as important design metric for the CAESAR contest as well as for efficient AEGIS-128 deployment.

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Fußnoten
1
We are happy to share the RTL implementation to inquisitive researchers for this purpose.
 
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Metadaten
Titel
Efficient Hardware Accelerator for AEGIS-128 Authenticated Encryption
verfasst von
Debjyoti Bhattacharjee
Anupam Chattopadhyay
Copyright-Jahr
2015
Buch
Information Security and Cryptology

Print ISBN: 978-3-319-16744-2

Electronic ISBN: 978-3-319-16745-9

Copyright-Jahr: 2015

DOI
https://doi.org/10.1007/978-3-319-16745-9_21