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2018 | OriginalPaper | Buchkapitel

Geometry Scaling Impact on Leakage Currents in FinFET Standard Cells Based on a Logic-Level Leakage Estimation Technique

verfasst von : Zia Abbas, Andleeb Zahra, Mauro Olivieri, Antonio Mastrandrea

Erschienen in: Microelectronics, Electromagnetics and Telecommunications

Verlag: Springer Singapore

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Abstract

Static power consumption is one of the most critical issues in CMOS digital circuits, and FinFET technology is being recognized as a valid solution for the problem. In this chapter, we utilize a logic-level leakage current estimation technique relying on an internal node voltage-based model. The model is implemented in the form of VHDL packages. By utilizing the capability of the model, the behavior of major leakage component has been analyzed separately for FinFET technology scaling over single- and multi-stage digital standard cells.

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Literatur
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11.
Metadaten
Titel
Geometry Scaling Impact on Leakage Currents in FinFET Standard Cells Based on a Logic-Level Leakage Estimation Technique
verfasst von
Zia Abbas
Andleeb Zahra
Mauro Olivieri
Antonio Mastrandrea
Copyright-Jahr
2018
Verlag
Springer Singapore
Buch
Microelectronics, Electromagnetics and Telecommunications

Print ISBN: 978-981-10-7328-1

Electronic ISBN: 978-981-10-7329-8

Copyright-Jahr: 2018

DOI
https://doi.org/10.1007/978-981-10-7329-8_29

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    Bildnachweise