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Erschienen in:
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2015 | OriginalPaper | Buchkapitel

2. Designing Hardware for FPGAs

verfasst von : Bharathwaj Muthuswamy, Santo Banerjee

Erschienen in: A Route to Chaos Using FPGAs

Verlag: Springer International Publishing

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Abstract

In this chapter we will cover many of the basic concepts behind FPGA design. We start with an overview of our hardware platform, go through a quick introduction to the Quartus toolset and then review combinational along with sequential logic. We will conclude with the all important concept of timing closure. Although we cover a particular hardware platform, the material in this chapter can be adopted to understand other FPGA hardware platforms. This chapter, along with Chap. 1, lay the groundwork for the rest of the book. Nevertheless, please understand that majority of this chapter is meant primarily as a review. However, the conceptual material on abstracting the FPGA development flow via Simulink should not be skipped.

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Fußnoten
1
We will however discuss the important concept of timing closure.
 
2
These are not the only possible development platforms that can be used to realize chaotic dynamics. Please utilize the companion website to obtain information on other development platforms and software tools.
 
3
Of course, we are free to choose any type for internal communication between modules. Such flexibility is the purpose of abstraction.
 
4
It is not a good idea to include spaces in the project path.
 
5
That is, one could use the MegaWizard in Quartus and avoid DSP Builder. However, the DSP builder approach is more visual and this is the approach that we will use in this book. If you don’t have access to DSP Builder, then you can utilize the approach using the MegaWizard. You can discuss questions related to this approach in the online forums available on the book’s companion website. Note however that we will use the MegaWizard for implementing some of the functionality, such as bifurcations in Chap. 4.
 
6
Some authors define \(\ge \) instead of \(>\) in Eq. (2.3). We have considered the worst-case scenario and thus use \(>\).
 
Literatur
1.
2.
3.
4.
5.
Simpson P (2010) FPGA design—best practices for team-based design. Springer, New York
6.
Chu PP (2006) RTL hardware design using VHDL—coding for efficiency, portability and scalability. Wiley-Interscience, New Jersey
7.
Brown S, Vranesic Z (2008) Fundamentals of digital logic design with VHDL, 3rd edn. McGraw-Hill, New York
8.
9.
10.
11.
12.
13.
Stapleton C (2011) Neuron Project EE2902 Spring 2011 Final Project Report
14.
15.
Kahng A et al (2011) VLSI physical design: from graph partitioning to timing closure. Springer, New York
16.
Metadaten
Titel
Designing Hardware for FPGAs
verfasst von
Bharathwaj Muthuswamy
Santo Banerjee
Copyright-Jahr
2015
Buch
A Route to Chaos Using FPGAs

Print ISBN: 978-3-319-18104-2

Electronic ISBN: 978-3-319-18105-9

Copyright-Jahr: 2015

DOI
https://doi.org/10.1007/978-3-319-18105-9_2

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    Bildnachweise