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Erschienen in:

2023 | OriginalPaper | Buchkapitel

7. Layoutmaßnahmen zur Verbesserung der Zuverlässigkeit

verfasst von : Jens Lienig, Jürgen Scheible

Erschienen in: Grundlagen des Layoutentwurfs elektronischer Schaltungen

Verlag: Springer International Publishing

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Zusammenfassung

Dieses abschließende Kapitel fasst die Möglichkeiten eines Layoutentwerfers zusammen, die Zuverlässigkeit von Schaltungen zu verbessern. Wir beginnen mit der Darstellung von Zuverlässigkeitsproblemen, die zu vorübergehenden Fehlfunktionen von Schaltungen führen können. In diesem Zusammenhang diskutieren wir parasitäre Effekte im Silizium (Abschn. 7.1), an der Oberfläche (Abschn. 7.2) und in den Verbindungsschichten (Abschn. 7.3). Unser Hauptziel ist es zu zeigen, wie diese Effekte durch geeignete Layoutmaßnahmen unterdrückt werden können. Danach erörtern wir die wachsende Herausforderung, ICs vor irreversiblen Schäden zu bewahren. Dies erfordert die Untersuchung von Überspannungsereignissen (Abschn. 7.4) und Migrationsprozessen, wie Elektro-, Thermo- und Stressmigration (Abschn. 7.5). Auch hier präsentieren wir nicht nur die physikalischen Hintergründe dieser Schäden, sondern stellen auch geeignete Gegenmaßnahmen vor.

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Vorheriges Kapitel Besonderheiten des Layoutentwurfs analoger integrierter Schaltungen

Eine Ausnahme hiervon ist der sogenannte Substrat-PNP-Transistor, dessen Kollektor durch das Substrat gebildet wird. Sein Gebrauch sollte wegen des beschriebenen Effekts aber möglichst vermieden werden. Als weiterführende Lektüre empfehlen wir [1].

In BCD-Prozessen für Leistungselektronik arbeitet man auch mit zwei schwach dotierten Epi-Schichten und ordnet dazwischen den n-buried Layer an, um damit die Durchbruchspannung des NPN-Kollektors gegen Masse zu erhöhen (vgl. Kap. 6, Abschn. 6.2.2). Wir haben im Beispiel in Abb. 7.2 der Einfachheit halber hierauf verzichtet.

Insbesondere in Mixed-Signal-Schaltungen hat die Problematik des Ground bounce noch weitere Aspekte, die wir hier nicht behandeln. Wir empfehlen hierzu [2].

Smart-Power-Chips in der Automobilelektronik haben eine Spannungsfähigkeit von typisch 60 V. Für andere Anwendungen gibt es BCD-Chips (Bipolar-CMOS-DMOS), die bei über 100 V arbeiten.

Der Begriff „heißes Elektron“ bezieht sich auf die „effektive Temperatur“, die zur Modellierung der Ladungsträgerdichte verwendet wird. Dies hat nichts mit der Temperatur des Siliziummaterials zu tun. Bei heißen Elektronen übersteigt die Driftgeschwindigkeit die durch thermische Bewegung verursachte Geschwindigkeit.

Ein „Belag“ ist die jeweilige physikalische Größe bezogen auf die Leiterlänge, z. B. Ω/m.

Die Wirkung des parasitären RC-Belags einer Leitung ist aus der Perspektive des Analogdesigners eine Signalverzerrung. Aus Sicht des Digitaldesigners ist es eine Signalverzögerung, da in der Digitaltechnik nur interessiert, wann ein Ereignis (Wechsel des Signalpegels zwischen 0 und 1) am Ziel ankommt.

In [5] werden tatsächlich nur vier dieser Modi eingeführt. Wir erweitern diese um die PP- und NP-Modi.

Hierzu ein Praxistipp: Da ESD-Schutzschaltungen normalerweise Teil der Pad-Zellen aus der Bibliothek sind, muss man eine solche Änderung in einer lokalen Kopie der Pad-Zelle vornehmen, um zu verhindern, dass andere Instanzen dieser Zelle unbeabsichtigt geändert werden.

Während das Black-Modell die EM-Robustheit eines einzelnen Leiterbahnsegments berechnet, ermitteln das Korhonen-Modell und seine nachfolgenden Erweiterungen (z. B. von Chatterjee et al. [12]) den Materialfluss in allen Zweigen eines Netzes, die sich innerhalb einer Metallisierungsschicht befinden.

A. Hastings, The Art of Analog Layout, 2. Aufl. (Pearson, London, 2005). ISBN 978-0131464100

B. Razavi, Design of Analog CMOS Integrated Circuits, 2. Aufl. (McGraw-Hill, New York, 2015). ISBN 987-0-07252493-2

R. J. Baker, CMOS – Circuit Design, Layout, and Simulation, 3. Aufl. (Wiley, Hoboken, 2010). ISBN 978-0-470-88132-3

J. Lienig, H. Brümmer, Elektronische Gerätetechnik (Springer, Berlin, 2014). ISBN 978-3-642-40961-5. https://doi.org/10.1007/978-3-642-40962-2

O. Semenov, H. Sarbishaei, M. Sachdev, ESD Protection Device and Circuit Design for Advanced CMOS Technologies (Springer, Dordrecht, 2008). ISBN 978-1-4020-8300-6. https://doi.org/10.1007/978-1-4020-8301-3

S. M. Sze, K. K. Ng, Physics of Semiconductor Devices and Technology (Wiley, Hoboken, 2007). ISBN 978-0-471-14323-9

https://www.xfab.com/home/. Zugegriffen am 01.01.2023

H. Gossner, ESD protection for the deep sub-micron regime – a challenge for design methodology, in Proceedings of the International Conference on VLSI Design (VLSID) (2004), S. 809–818. https://doi.org/10.1109/ICVD.2004.1261032

C. Saint, J. Saint, I. C. Mask Design, Essential Layout Techniques (McGraw-Hill Education, New York, 2002). ISBN 978-0-07-138996-9

10.

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11.

J. Lienig, M. Thiele, Fundamentals of Electromigration-Aware Integrated Circuit Design (Springer, 2018). ISBN 978-3-319-73557-3. https://doi.org/10.1007/978-3-319-73558-0

12.

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13.

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J. Lienig, Electromigration and its impact on physical design in future technologies, in Proceedings of International Symposium on Physical Design (ISPD) (ACM, 2013), S. 33–40. https://doi.org/10.1145/2451916.2451925

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20.

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21.

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J. Knechtel, E. F. Y. Young, J. Lienig, Planning massive interconnects in 3D chips. IEEE Trans. Comput. Aided Des. Integr. Circuits Syst. 34(11), 1808–1821 (2015). https://doi.org/10.1109/TCAD.2015.2432141

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J. Knechtel, I. L. Markov, J. Lienig, Assembling 2-D blocks into 3-D chips. IEEE Trans. Comput. Aided Des. Integr. Circuits Syst. 31(2), 228–241 (2012). https://doi.org/10.1109/TCAD.2011.2174640

Titel: Layoutmaßnahmen zur Verbesserung der Zuverlässigkeit
verfasst von: Jens Lienig
Jürgen Scheible
Verlag: Springer International Publishing
Buch: Grundlagen des Layoutentwurfs elektronischer Schaltungen
Print ISBN: 978-3-031-15767-7

Electronic ISBN: 978-3-031-15768-4

Copyright-Jahr: 2023
DOI: https://doi.org/10.1007/978-3-031-15768-4_7

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