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2017 | OriginalPaper | Buchkapitel

3. Overview of Logic CMOS Processes

verfasst von : Yanjun Ma, Edwin Kan

Erschienen in: Non-logic Devices in Logic Processes

Verlag: Springer International Publishing

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Abstract

In this chapter, we review the process steps of a generic, planar logic CMOS process. The fabrication of I/O devices, which has a different gate oxide from that of the core devices, is shown in parallel with the core devices. We also discussed the fabrication of native devices and potential use of spacer for charge storage—two features that will see use in later chapters. The basics of mask design, process monitoring, and wafer fabrication economics are then reviewed to highlight the best practices discussed in Chap. 2, i.e., the advantages and trade-offs to use the simplest and basic CMOS process.

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Fußnoten
1
As opposed to the finFET process below ~2 0 nm process node, which makes 3D FETs. Chapter 13 contains a brief description of the process.
 
2
Silicon-on-insulator (SOI) wafers have been used in some applications.
 
Literatur
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Metadaten
Titel
Overview of Logic CMOS Processes
verfasst von
Yanjun Ma
Edwin Kan
Copyright-Jahr
2017
Buch
Non-logic Devices in Logic Processes

Print ISBN: 978-3-319-48337-5

Electronic ISBN: 978-3-319-48339-9

Copyright-Jahr: 2017

DOI
https://doi.org/10.1007/978-3-319-48339-9_3

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    Bildnachweise