Skip to main content
Fachgebiete
Automobil + Motoren Bauwesen + Immobilien Business IT + Informatik Elektrotechnik + Elektronik Energie + Nachhaltigkeit Finance + Banking Management + Führung Marketing + Vertrieb Maschinenbau + Werkstoffe Versicherung + Risiko
DE
EN
Themenseiten
Organisationspsychologie Projektmanagement Marketing Smart Manufacturing
Bücher
Zeitschriften
Weitere Formate
Podcasts Webinare Technik Webinare Wirtschaft Kongresse Veranstaltungskalender Awards
Jetzt Einzelzugang starten
Zugang für Unternehmen
Referenzkunden
ATZ-Fachkongress

Chassis.tech plus 2024


4 Kongresse in einer Veranstaltung

Treffen Sie in München die Fachleute von Chassis, Lenkung, Bremsen sowie Reifen/Räder.
Erweiterte Suche
Anmelden
nach oben
Journal of Electronic Testing
Erschienen in: Journal of Electronic Testing 6/2008

01.12.2008

Arbitrary Two-Pattern Delay Testing Using a Low-Overhead Supply Gating Technique

verfasst von: Swarup Bhunia, Hamid Mahmoodi, Arijit Raychowdhury, Kaushik Roy

Erschienen in: Journal of Electronic Testing | Ausgabe 6/2008

Einloggen

Aktivieren Sie unsere intelligente Suche, um passende Fachinhalte oder Patente zu finden.

search-config
loading …

Abstract

With increasing defect density and process variations in nanometer technologies, testing for delay faults is becoming essential in manufacturing test to complement stuck-at-fault testing. This paper presents a novel test technique based on supply gating, which can be used as an alternative to the enhanced scan based delay fault testing, with significantly less design overhead. Experimental results on a set of ISCAS89 benchmarks show an average reduction of 34% in area overhead with an average improvement of 65% in delay overhead and 90% in power overhead during normal mode of operation, compared to the enhanced scan implementation.
Vorheriger Artikel Linearity Testing of A/D Converters Using Selective Code Measurement
Nächster Artikel An Effective Power Reduction Methodology for Deterministic BIST Using Auxiliary LFSR

Sie haben noch keine Lizenz? Dann Informieren Sie sich jetzt über unsere Produkte:

Springer Professional "Wirtschaft+Technik"

Online-Abonnement

Mit Springer Professional "Wirtschaft+Technik" erhalten Sie Zugriff auf:

  • über 102.000 Bücher
  • über 537 Zeitschriften

aus folgenden Fachgebieten:

  • Automobil + Motoren
  • Bauwesen + Immobilien
  • Business IT + Informatik
  • Elektrotechnik + Elektronik
  • Energie + Nachhaltigkeit
  • Finance + Banking
  • Management + Führung
  • Marketing + Vertrieb
  • Maschinenbau + Werkstoffe
  • Versicherung + Risiko

Jetzt Wissensvorsprung sichern!

Jetzt informieren

Springer Professional "Technik"

Online-Abonnement

Mit Springer Professional "Technik" erhalten Sie Zugriff auf:

  • über 67.000 Bücher
  • über 390 Zeitschriften

aus folgenden Fachgebieten:

  • Automobil + Motoren
  • Bauwesen + Immobilien
  • Business IT + Informatik
  • Elektrotechnik + Elektronik
  • Energie + Nachhaltigkeit
  • Maschinenbau + Werkstoffe




 

Jetzt Wissensvorsprung sichern!

Jetzt informieren

Springer Professional "Wirtschaft"

Online-Abonnement

Mit Springer Professional "Wirtschaft" erhalten Sie Zugriff auf:

  • über 67.000 Bücher
  • über 340 Zeitschriften

aus folgenden Fachgebieten:

  • Bauwesen + Immobilien
  • Business IT + Informatik
  • Finance + Banking
  • Management + Führung
  • Marketing + Vertrieb
  • Versicherung + Risiko




Jetzt Wissensvorsprung sichern!

Jetzt informieren
Weitere Produktempfehlungen anzeigen
Literatur
1.
Bhunia S, Mahmoodi H, Ghosh D, Mukhopadhyay S, Roy K (2005) Low-power scan design using first-level supply gating. IEEE Trans Very Large Scale Integr Syst 13(3):384–395, MarCrossRef
2.
Borkar S, et al (2003) Parameter variations and impact on circuits and microarchitecture. Design Automation Conference, pp 338–342
3.
Bushnell ML, Agrawal VD (2000) Essentials of electronic testing for digital, memory, and mixed-signal VLSI circuits. Kluwer, Boston
4.
Calhoun BH, Honore FA, Chandrakasan A (2003) Design methodology for fine-grained leakage control in MTCMOS. In: International symposium on low power electronics design, Seoul, pp 104–107, 25–27 August
5.
Cheng K-T, Devadas S, Keutzer K (1991) A partial en- hanced scan approach to robust delay-fault test generation for sequential circuits. In: International test conference, Nashville, pp 403–410, 26–30 October
6.
DasGupta S, Eichelberger EB, Williams TW (1978) LSI chip design for testability, digest of technical papers. In: IEEE international solid-state circuits conference, IEEE, Piscataway, pp 216–217, Feb
7.
DasGupta S, Walther RG, Williams TW, Eichelberger EB (1981) An enhancement to LSSD and some applications of LSSD in reliability, availability, and serviceability. In: International symposium on fault-tolerant computing, Portland, pp 32–34, June
8.
Dervisoglu BI, Stong GE (1991) Design for testability: using scanpath techniques for path-delay test and measurement. In: International test conference, Nashville, pp 365–374, 26–30 October
9.
10.
11.
12.
Gerstendrfer S, Wunderlich H-J (1999) Minimized power consumption for scan-based BIST. In: International test conference, Atlantic City, pp 77–84, 27–30 September
13.
Jahangiri J, Abercrombie D (2005) Meeting nanometer DPM requirements through DFT. In: International symposium on quality of electronic design, San Jose, pp 276–282, 21–23 March
14.
Kuppuswamy R et al (2004) Full hold-scan systems in microprocessors: cost/benefit analysis. Intel Technol J 8(1), Feb
15.
Mao W, Ciletti MD (1994) Reducing correlation to improve coverage of delay faults in scan-path design. IEEE Trans Comput-aided Des Integr Circuits Syst 13(5):638–646, MayCrossRef
16.
Ohtake S, Miwa S, Fujiwara H (2002) A method of test generation for path delay faults in balanced sequential circuits. In: VLSI test symposium, Monterey, pp 321–327, 28 April–2 May
17.
Rearick J (2001) Too much delay fault coverage is a bad thing. In: International test conference, Baltimore, pp 624–633, 30 October–1 November
18.
Roy K, Mukhopadhyay S, Mahmoodi-Meimand H (2003) Leakage current mechanisms and leakage reduction techniques in deep-submicrometer CMOS circuits. Proc IEEE 91:305–327, FebCrossRef
19.
Savir J (1997) Scan latch design for delay test. In: International test conference, Washington, DC, pp 446–452, 3–5 November
20.
TekuMalla RC, Menon PR (1997) Delay testing with clock control: an alternative to enhanced scan. In: International test conference, Washington, DC, pp 454–462, 3–5 November
21.
22.
Wang S, Liu X, Chakradhar ST (2004) Hybrid delay scan: a low hardware overhead scan-based delay test technique for high fault coverage and compact test sets. In: Design automation and test in Europe, Paris, pp 1296–1301, 16–20 February
23.
Warnock JD, Huott WV (2005) High-speed level sensitive scan design test scheme with pipelined test clocks. United States Patent 7178075 B2
24.
Zhang A (2006) Modeling custom scan flops in level sensitive scan design. United States Patent 7039843
Metadaten
Titel
Arbitrary Two-Pattern Delay Testing Using a Low-Overhead Supply Gating Technique
verfasst von
Swarup Bhunia
Hamid Mahmoodi
Arijit Raychowdhury
Kaushik Roy
Publikationsdatum
01.12.2008
Verlag
Springer US
Erschienen in
Journal of Electronic Testing / Ausgabe 6/2008
Print ISSN: 0923-8174
Elektronische ISSN: 1573-0727
DOI
https://doi.org/10.1007/s10836-008-5072-4

Weitere Artikel der Ausgabe 6/2008

Journal of Electronic Testing 6/2008 Zur Ausgabe

EditorialNotes

Editorial

News

Test Technology Newsletter

Letter

An Effective Power Reduction Methodology for Deterministic BIST Using Auxiliary LFSR

OriginalPaper

Linearity Testing of A/D Converters Using Selective Code Measurement

OriginalPaper

Self-Testing Embedded Borden t-UED Code Checkers for t = 2 k q − 1 with q = 2 m  − 1

OriginalPaper

An Automotive CD-Player Electro-Mechanics Fault Simulation Using VHDL-AMS