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Journal of Electronic Testing
Erschienen in: Journal of Electronic Testing 5-6/2015

01.12.2015

Double Node Upsets Hardened Latch Circuits

verfasst von: Yuanqing Li, Haibin Wang, Suying Yao, Xi Yan, Zhiyuan Gao, Jiangtao Xu

Erschienen in: Journal of Electronic Testing | Ausgabe 5-6/2015

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Abstract

A radiation hardened by design (RHBD) latch and its temporally hardened version to tolerate double node upsets are proposed in this paper. C-Elements are used to construct structures for fault correction. The temporally hardened version can further tolerate some single-event transients (SETs) at input port and clock line. Compared with Quintuple Modular Redundancy (QMR), the proposed non-temporally and temporally hardened latches are more area and power efficient with improved propagation delays. Compared with several previously reported temporally hardened latches, the proposed temporally hardened latch may introduce lower performance loss induced as setup time increase. Several multi-node upset tolerant latches are also compared with these two designs in terms of area, power, and delay. A cell level soft error analysis (TFIT) shows that the upset threshold LETs of the proposed latches in 180 nm process are higher than 16 MeV-cm2/mg.
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Metadaten
Titel
Double Node Upsets Hardened Latch Circuits
verfasst von
Yuanqing Li
Haibin Wang
Suying Yao
Xi Yan
Zhiyuan Gao
Jiangtao Xu
Publikationsdatum
01.12.2015
Verlag
Springer US
Erschienen in
Journal of Electronic Testing / Ausgabe 5-6/2015
Print ISSN: 0923-8174
Elektronische ISSN: 1573-0727
DOI
https://doi.org/10.1007/s10836-015-5551-3

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