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Journal of Electronic Testing
Erschienen in: Journal of Electronic Testing 1/2019

18.01.2019

A Layout-Based Rad-Hard DICE Flip-Flop Design

verfasst von: Haibin Wang, Xixi Dai, Younis Mohammed Younis Ibrahim, Hongwen Sun, Issam Nofal, Li Cai, Gang Guo, Zicai Shen, Li Chen

Erschienen in: Journal of Electronic Testing | Ausgabe 1/2019

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Abstract

The DICE flip-flop has been rendered ineffective in deep-submicron technology nodes (e.g. 65 nm and 28 nm) due to charge sharing when exposed to single event strikes. This paper presents a new single event upset tolerant flip-flop design by applying the hardening technique on DICE at the layout level. This approach is an alternative to existing Layout Design through Error-Aware Transistor Positioning (LEAP); it also re-places transistors in master and slave DICE latches in the zigzag fashion in the layout. Both computer simulations and heavy-ion experimental results demonstrate that our proposed layout design has no single event upset errors under normal strikes until LET = 37 MeV·cm2/mg compared to the traditional DICE structure.
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Metadaten
Titel
A Layout-Based Rad-Hard DICE Flip-Flop Design
verfasst von
Haibin Wang
Xixi Dai
Younis Mohammed Younis Ibrahim
Hongwen Sun
Issam Nofal
Li Cai
Gang Guo
Zicai Shen
Li Chen
Publikationsdatum
18.01.2019
Verlag
Springer US
Erschienen in
Journal of Electronic Testing / Ausgabe 1/2019
Print ISSN: 0923-8174
Elektronische ISSN: 1573-0727
DOI
https://doi.org/10.1007/s10836-019-05773-4

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